台湾专利TW201310652A 屏蔽閘極溝槽mosfet封裝

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专利摘要:
一種屏蔽閘溝槽場效應電晶體可以形成在襯底上，具有一個外延層在襯底上，以及一個本體層在外延層上。形成在本體層和外延層中的溝槽，內襯電介質層。屏蔽電極形成在溝槽下部。通過電介質層使屏蔽電極絕緣。閘極電極形成在屏蔽電極上方的溝槽中，並通過額外的電介質層，與屏蔽電極絕緣。一個或多個源極區形成在本體層中，位於溝槽的側壁附近。源極墊形成在本體層上方，電連接到一個或多個源極區，並與閘極電極和屏蔽電極絕緣。源極墊提供到源極區的外部接頭。閘極墊提供到閘極電極的外部接頭。屏蔽電極墊提供到屏蔽電極的外部接頭。電阻元件可以電連接在封裝中的屏蔽電極墊和源極引線之間。
公开号:TW201310652A
申请号:TW101129181
申请日:2012-08-13
公开日:2013-03-01
发明作者:Sik K Lui；Yi Su；Daniel Ng；Daniel Calafut；Anup Bhalla
申请人:Alpha & Omega Semiconductor；
IPC主号:H01L29-00

专利说明:
屏蔽閘極溝槽MOSFET封裝
本發明是涉及半導體功率場效應電晶體封裝，尤其是帶有改良反向恢復電流的屏蔽閘極溝槽MOSFET封裝。
由於屏蔽閘極溝槽MOSFET具有許多優良的性能，因此在一些應用中，它比傳統的MOSFET和傳統的溝槽MOSFET更具有優勢。屏蔽閘溝槽MOSFET降低了電晶體的柵漏電容Cgd，減小了導通電阻RDSon，並且提高了擊穿電壓。對於傳統的溝槽MOSFET而言，在一個通道中放置多個溝槽，在減小導通電阻的同時，也增大了整體的柵漏電容。引入屏蔽閘溝槽MOSFET結構可以修正該問題，通過使閘極與汲極區中的電場隔離，從而大幅降低了柵漏電容。屏蔽閘溝槽MOSFET結構還具有汲極區中少子濃度較高的附加優勢，有利於器件的擊穿電壓，從而降低了導通電阻。屏蔽閘溝槽MOSFET的改良型性能特點，使其非常適用於開關轉換器（通常稱為同步降壓轉換器（DC-DC轉換器））等功率開關器件。屏蔽閘溝槽MOSFET尤其適用於同步降壓轉換器中的高端開關。然而，對於用作同步整流器的低端開關，體二極體反向恢復時過量的電荷，會導致功率耗散增大，轉換效率降低。正是在這一前提下，提出了本發明所述的實施例。
本發明提供一種屏蔽閘場效應電晶體，包括：a）一個第一導電類型的襯底；b）一個第一導電類型的外延層，位於襯底的上方；c）一個第二導電類型的本體區，形成在外延層上方，第二導電類型與第一導電類型相反；d）一個形成在本體層和外延層中的溝槽，其中電介質層內襯溝槽；e）一個形成在溝槽下部的屏蔽電極，其中通過電介質層，屏蔽電極與外延層絕緣；f）一個形成在屏蔽電極上方的閘極電極，其中通過額外的電介質層，閘極電極與屏蔽電極絕緣；g）一個或多個第一導電類型的源極區，形成在本體層的頂面內，其中每個源極區都靠近溝槽側壁；h）一個形成在本體層上方的源極墊，其中源極墊電連接到所述的一個或多個源極區，並與閘極電極和屏蔽電極絕緣，源極墊提供到源極區的外部接頭；i）一個形成在本體層上方的閘極墊，其中閘極墊電連接到閘極電極，並與所述的一個或多個源極區和屏蔽電極絕緣，閘極墊提供到閘極電極的外部接頭；以及j）一個形成在本體層上方的屏蔽墊，其中屏蔽墊電連接到屏蔽電極，並與所述的一個或多個源極區和閘極電極絕緣，屏蔽墊提供到屏蔽電極的外部接頭。上述的屏蔽閘場效應電晶體，還包括：k）一個塊狀電阻元件，在一個封裝中，該塊狀電阻元件具有的一個末端連接屏蔽墊，另一個末端連接源極引線。上述的屏蔽閘場效應電晶體，所述塊狀電阻元件為一金屬層。上述的屏蔽閘場效應電晶體，所述塊狀電阻元件為一摻雜的多晶矽層。上述的屏蔽閘場效應電晶體，還包括一個內部電阻元件，在一個封裝中，該塊狀電阻元件具有的一個末端電連接到屏蔽電極，另一個末端電連接到一屏蔽引線。上述的屏蔽閘場效應電晶體，所述內部電阻元件為一個塊狀電阻，包括屏蔽電極中的多晶矽。上述的屏蔽閘場效應電晶體，所述的襯底為n+摻雜，所述的外延層為n型外延層，所述的本體區為p摻雜，所述的源極區為n+摻雜。上述的屏蔽閘場效應電晶體，所述的屏蔽電極電連接到位於兩個有源區之間的一個屏蔽電極連接區，其中所述的屏蔽電極連接區包括數個屏蔽電極拾取溝槽，每個屏蔽電極拾取溝槽都帶有一個屏蔽電極拾取接頭。上述的屏蔽閘場效應電晶體，利用摻雜多晶矽配置塊狀電阻，填充屏蔽電極拾取溝槽。上述的屏蔽閘場效應電晶體，塊狀電阻位於圍繞所述的兩個有源區中的一個或多個的一個終接溝槽（termination trench）的外面。上述的屏蔽閘場效應電晶體，屏蔽電極拾取接頭形成在兩個有源區中的一個或多個周圍的一個終接區（termination region）裏面。在一種實施方式中，一種屏蔽閘場效應電晶體包括：第一和第二有源電晶體區；一個屏蔽電極接觸區，位於兩個有源電晶體區之間，其中屏蔽電極接觸區包括多個屏蔽電極拾取溝槽，每個屏蔽電極拾取溝槽都含有一個屏蔽電極接頭；以及一個屏蔽電極，電連接到屏蔽電極接觸區。此外，本發明還提供一種用於製備屏蔽閘溝槽場效應電晶體的方法，包括步驟：a）在第一導電類型的襯底上方，製備一個第一導電類型的外延層；b）在外延層上，製備一個第二導電類型的本體層；c）在本體層和外延層中，製備一個溝槽，其中用電介質層內襯溝槽；d）在溝槽的下部製備一個屏蔽電極，其中通過電介質層，屏蔽電極與外延層絕緣；e）在溝槽內屏蔽電極上方，製備一個閘極電極，其中通過額外的電介質層，閘極電極與屏蔽電極絕緣；f）在本體層的頂面內，製備一個或多個第一導電類型的源極區，其中每個源極區都位於溝槽的側壁附近；g）在本體層上方製備一個源極墊，其中源極墊電連接到所述的一個或多個源極區，並與閘極電極和屏蔽電極絕緣，源極墊提供到源極區的外部接頭；h）在本體層上方，製備一個閘極墊，其中閘極墊電連接到一個或多個閘極區，並與所述的一個或多個源極區和屏蔽電極絕緣，閘極墊提供到閘極電極的外部接頭；並且i）在本體層上方，製備一個屏蔽墊，其中屏蔽墊電連接到一個或多個屏蔽電極，並與所述的一個或多個源極區和閘極電極絕緣，屏蔽墊提供到屏蔽電極的外部接頭。上述的方法，還包括在屏蔽墊和一個源極引線之間，製備一個電阻元件，源極引線電連接到所述的一個或多個源極區。上述的方法，在屏蔽墊和源極引線之間，製備一個電阻元件，包括將塊狀電阻置於封裝中的屏蔽墊和源極引線之間。上述的方法，還包括在屏蔽電極和屏蔽墊之間，製備一個內部電阻元件。上述的方法，內部電阻是一個塊狀電阻，包含形成屏蔽電極或閘極電極的多晶矽。上述的方法，屏蔽電極電連接到位於兩個有源區之間的屏蔽電極接觸區，其中屏蔽電極接觸區包括多個屏蔽電極拾取溝槽，每個屏蔽電極拾取溝槽都具有一個屏蔽電極接頭。上述的方法，利用摻雜多晶矽配置塊狀電阻，填充屏蔽電極拾取溝槽。上述的方法，塊狀電阻的電阻值由屏蔽電極拾取溝槽的長度和/或寬度決定，並且可以通過改變接頭的數量來調節。上述的方法，選取屏蔽電極拾取溝槽的數量，以滿足所需的塊狀電阻的要求。
以下詳細說明並參照附圖，用於解釋說明本發明的典型實施例。在這種情況下，參照圖中所示的方向，使用方向術語，例如“頂部”、“底部”、“正面”、“背面”、“前面”、“後面”等。由於本發明的實施例可以置於不同的方向上，因此所述的方向術語用於解釋說明，並不作為局限。應明確也可以使用其他實施例，結構或邏輯上的調整不能偏離本發明的範圍。因此，以下詳細說明並不作為局限，本發明的範圍應由所附的申請專利範圍書限定。為了簡便，在電荷載流子類型（p或n）或導電類型的後面使用+或-，通常指半導體材料中指定類型的電荷載流子濃度的相對程度。一般來說，n+材料的負電荷載流子（例如電子）的濃度高於n材料，n材料的載流子濃度高於n-材料。同樣地，p+材料的正電荷載流子（例如空穴）濃度高於p材料，p材料的載流子濃度高於p-材料。需注意的是，關鍵是電荷載流子的濃度，而不一定是摻雜物的。例如，一種材料可以重摻雜n-型摻雜物，但如果該材料也大量反摻雜p-型摻雜物，那麼它仍然可以具有很低的電荷載流子濃度。文中所述的摻雜物濃度小於10¹⁶/cm3稱為“輕摻雜”，摻雜物濃度大於10¹⁷/cm3稱為“重摻雜”。引言：當MOSFET器件的體二極體正向偏置時，在漂流區中形成少數載流子電荷，使電流流經源極區和汲極區之間。二極體反向恢復是指除去儲存在漂流區中的少數載流子電荷的過程，使MOSFET器件的體二極體從正向偏置轉換為反向偏置。對於屏蔽閘溝槽MOSFET來說，反向恢復動作對於屏蔽電極中的位移電流非常有利。位移電流是形成在屏蔽電極和漂流區之間的電容器的產物。與屏蔽位移電流有關的電荷數量，可以與二極體的反向恢復電流預計電荷的數量相比擬。因為對整體反向恢復電荷的任何縮減，都會被屏蔽電極對該電荷的貢獻所抵消，因此使用集成的肖特基二極體對MOSFET的反向恢復動作只有很少的幫助。本發明的實施例解決了上述問題，同時使MOSFET器件更加靈活，在同步降壓轉換器中既可以用於的高端開關，也可以用於低端開關。圖1表示同步降壓轉換器100的電路圖。降壓轉換器100包括一個高端開關101和一個低端開關103，兩者都作為MOSFET器件。高端開關101連接在電壓源Vcc和電感器105之間。低端開關103連接在電感器105和地之間。由高端開關101和低端開關103的各自閘極電極上所加的電壓，驅動它們的開關動作。如上所述，反向恢復電流增大，會降低降壓轉換器100的效率，從而削弱低端開關103的性能。在降壓轉換器100的開關迴圈中，低端開關103開啟，同時高端開關101斷開。當低端開關103斷開後，在高端開關101開啟前，必須有一段時滯，確保不會出現跨導。低端開關103和高端開關101都斷開的這段時間稱為“停滯時間”，用於使跨導產生的損耗最小化。低端MOSFET的體二極體在停頓時間內正向偏置。低端開關103的反向恢復電流（例如位移電流）的增大，會增加低端開關103恢復到其非傳導狀態時所需的恢復時間。當高端開關101在停頓時間的最後開啟時，由於恢復電流增大，低端開關103處過量的恢復電荷回饋回高端開關101，產生能量損耗。圖2模擬的是一種典型的屏蔽閘溝槽MOSFET反向恢復。電流與時間的關係圖200表示反向恢復電流202在1.16微秒（1.16×10^-6）附近開始。在將屏蔽閘溝槽MOSFET恢復至其非傳導狀態時，MOSFET會出現一種稱為相節點電壓過沖/振盪的現象。這使得MOSFET器件電流在達到其非傳導狀態之前，會經歷多種振盪。當屏蔽閘溝槽MOSFET從正向到反向偏置時，漂流區中電壓轉換會在屏蔽電極構成的電容器中產生位移電流。由於屏蔽電極連接到源極，因此在反向恢復時，屏蔽電極引入的位移電流對整體電流有貢獻。位移電流占整體反向恢復電流的比例超過50%。因此，要大幅改善降壓轉換器的反向恢復動作，必須修改屏蔽閘溝槽MOSFET，以減小位移電流。圖3表示相關的寄生電容的來源。圖3表示屏蔽閘溝槽MOSFET（Shield gate trench MOSFET）的剖面示意圖。文中所述的其他圖中所示零件的相關面積和尺寸並不反應真實面積，僅用於解釋說明。屏蔽閘溝槽MOSFET 300包括一個n+型襯底301（例如矽），作為MOSFET 300的汲極。N-型外延區303，也稱為漂流區，連接到襯底301。外延區和襯底可以摻雜任何適宜的n-型摻雜物（離子或原子）（例如磷）。P-型本體區305連接到漂流區303，構成MOSFET 300的本體。本體區可以摻雜任何適宜的p-型摻雜物（例如硼）。溝槽307形成在本體區305和漂流/外延區303中。電介質材料309（例如氧化矽）內襯溝槽307。由多晶矽構成的屏蔽電極311，沉積在溝槽307中。閘極電極313也是由多晶矽構成，沉積在溝槽307中。閘極電極313和屏蔽電極311與相鄰區域絕緣，並且通過電介質材料309（例如氧化矽）相互絕緣。一對n+源極區315形成在本體區305的頂層中。當閘極電極313上載入正電壓時，MOSFET器件300開啟，在本體區305中，沿溝槽307的側壁，在源極315和漂流/外延區303之間的本體區305中，垂直形成一個傳導通道。MOSFET 300的整體寄生電容可以分為三個部分：汲極和源極之間的漂流區電容CDS、汲極和屏蔽電極之間的重疊電容CDsh、以及屏蔽電極和閘極電極之間的重疊電容CshG。屏蔽電極311屏蔽閘極電極313，不會與漂流/外延區303有任何實質的重疊，從而大幅降低柵漏重疊電容。如上所述，參見圖2，位移電流（即反向恢復電流的主要來源）是由儲存在電容器中的電荷產生的，電容器是通過汲極-屏蔽電容，由屏蔽電極311構成的。因此，降低屏蔽電極處的位移電流，可以有效減少MOSFET器件開關時發生的過沖/振盪現象。原有技術器件都是通過嘗試在屏蔽電極和源極電極之間的MOSFET中引入一個電阻器，減小屏蔽電極處的位移電流。在屏蔽和源極之間增加連接一個電阻元件，可以在開關時當汲極電壓轉移到靜態時，降低屏蔽位移電流。電阻元件和屏蔽電極電容器一起作為一個緩衝電路，緩解相節點振盪/過沖。雖然原有技術器件通過削弱相節點電壓過沖/振盪的效果，改善反向恢復動作，有效地降低了位移電流，但是這都是在應用-應用的基礎上。否則，所述的原有技術器件，例如在屏蔽電極和源極之間配置一個內部固定的電阻元件的器件，就無法靈活地調節電阻值。就這點來說，每個特殊的屏蔽閘溝槽MOSFET器件都需要特殊的應用，這種應用無法用於其他應用。圖4A和4B表示依據本發明的一個實施例，一種屏蔽閘溝槽MOSFET器件的剖面圖和俯視圖。MOSFET器件400從第一導電類型的襯底401開始。襯底可以重摻雜適宜的摻雜物類型。作為示例，但不作為局限，襯底可以為n+襯底，例如矽。襯底401作為屏蔽閘溝槽MOSFET器件400的汲極。第一導電類型的外延/漂流層403由襯底401承載。作為示例，但不作為局限，外延/漂流層403可以為n-型。第二導電類型的本體層405形成在外延/漂流層403上方。然後，在本體層405和外延/漂流層403中，形成溝槽407。溝槽內襯電介質材料409，例如氧化矽。屏蔽電極411形成在溝槽407的底部中。作為示例，但不作為局限，屏蔽電極411可以由多晶矽或其他任何導電材料構成。通過內襯在溝槽407中的電介質材料409，屏蔽電極411與外延/漂流層403絕緣。閘極電極413形成在屏蔽電極411上方的溝槽407中。通過電介質材料409，閘極電極413與屏蔽電極411絕緣。雖然所述的屏蔽電極411和閘極電極413位於溝槽407中的特定位置上，但是要注意的是，屏蔽電極411和閘極電極413可以沿著與圖4A中的橫截面垂直的方向延伸，並且在外延/漂流層403和本體層405中也可以垂直延伸，以便於形成外部接頭。在本體層405中溝槽415的側壁附近，製備一對源極區415。源極區可以重摻雜與襯底401和外延/漂流層403的導電類型相同的摻雜物。作為示例，但不作為局限，對於n+型襯底401而言，這些源極區415可以摻雜n+型。如上所述，溝槽屏蔽閘MOSFET器件400的運行方式為：當閘極電極413上載入正電壓時，MOSFET器件400開啟，在源極415和外延/漂流區403之間的本體區405中，沿溝槽407的側壁，垂直構成一個傳導通道。金屬墊417、419、421沉積在本體層405上方，為源極區415、閘極電極413以及屏蔽電極411提供外部接頭。金屬墊417作為源極墊，提供連接到屏蔽閘溝槽MOSFET器件400的源極區415的外部接頭。源極墊417與閘極電極413和屏蔽電極411絕緣。金屬墊419作為閘極墊，提供到閘極電極413的電連接。閘極墊與屏蔽電極411和源極區415絕緣。金屬墊421作為屏蔽墊，提供到屏蔽電極411的電連接。如上所述，閘極電極413和屏蔽電極411可以沿著與圖4A中的橫截面垂直的方向延伸，也可以垂直穿過外延/漂流層403和本體層405，以便與它們各自的金屬墊419、421構成電接觸。為了減輕屏蔽閘溝槽MOSFET器件400不必要的反向恢復動作，可以選擇在封裝中在屏蔽墊421和引線框架的屏蔽引線/引腳425之間，外部連接一個電阻元件423。外部電阻元件423與原有技術器件的固定的內部電阻元件相比，同樣也可以改善反向恢復。也就是說，在屏蔽電極411和源極之間增加一個電阻元件423，以便當汲極電壓在開關時轉移到靜態時，阻止屏蔽位移電流。根據汲極401處電勢的升高，而使整個屏蔽電介質409上的電容器產生的小電荷，電阻元件423使屏蔽電極411上的電壓增大。屏蔽電極411上的感應電勢的結果是使屏蔽電極411處的電壓隨外延/漂流層403中的電壓變化而變化，從而減小了屏蔽電極411和汲極401之間的差分電壓。因此，汲極-屏蔽電容器處的差分電壓降低，屏蔽電極411整體的位移電流也減小。屏蔽電極處外延電流的減小，有助於使DC-DC開關器件中發生的相節點電壓過沖/振盪最小。通過將電阻元件423外部連接到屏蔽閘溝槽MOSFET器件400，而不是內部連接，使MOSFET器件400更加靈活。例如，MOSFET器件400的反向恢復動作可以根據特殊應用來調節。對於需要最小相節點電壓過沖/振盪的應用，可以使用阻值較高的電阻元件423。對於相節點電壓過沖/振盪不會影響器件性能的應用，屏蔽墊421可以直接短接至源極引線。這種靈活性在DC-DC降壓轉換器中格外有用，參見上述圖1。在該特殊應用中，高端開關101在最小的程度上受到MOSFET器件的反向恢復動作的影響，而低端開關103在最大的程度上受到MOSFET器件的反向恢復動作的影響。與圖4A和4B所示相同的MOSFET器件可以用於高端開關101和低端開關103，帶有一個連接到低端開關103的額外的外部電阻元件，使相節點電壓過沖/振盪達到最小。本發明所述的屏蔽閘溝槽MOSFET通過簡單地調節外部電阻元件適應特殊應用，使同一個MOSFET可以用於各種應用，而不是必須為適應每個開關或不同的應用，設計一個不同的MOSFET器件。外部電阻元件423可以用不同的方式配置。電阻元件423可以僅僅配置成一個簡單的外部電阻器。電阻元件423也可以配置成一個金屬層。當電阻元件423配置成一個金屬層時，電阻率分佈在整個金屬層上。電阻元件423也可以配置成一個摻雜的多晶矽層。摻雜的多晶矽層的電阻率可以分佈在整個摻雜多晶矽層上。除了將一個外部電阻元件423連接在屏蔽墊421和屏蔽引線425之間，還可以在MOSFET器件中配置一個內部電阻元件（圖中沒有表示出），用於特定的應用。作為示例，但不作為局限，構成閘極電極413的多晶矽可以用作屏蔽電極411和屏蔽引線425之間的集中電阻器。再次作為示例，但不作為局限，構成屏蔽電極411的多晶矽也可以用作屏蔽電極411和屏蔽引線425之間的集中電阻器。可以使用各種不同的工藝，製備上述圖4A和圖4B所示類型的MOSFET器件。作為示例，但不作為局限，於2010年3月11日存檔的美國專利申請號12/722,384的專利中所述的工藝，可以用於製備圖4A和4B所示類型的器件，特此引用以作參考。圖5A-5G表示用於製備圖4A和4B所述的屏蔽閘溝槽MOSFET器件的方法。雖然說明和附圖僅僅針對圖4A和圖4B所示類型的屏蔽閘溝槽MOSFET器件，但是本領域的技術人員應明確，只要包含或省略標準的製備工藝，該製備方法就可以輕鬆適用於上述任何一種屏蔽閘溝槽MOSFET器件。屏蔽閘溝槽MOSFET 500的製備從第一導電類型的襯底501開始，如圖5A所示，襯底501承載著與襯底501導電類型相同的外延/漂流層503。作為示例，但不作為局限，襯底501可以是n+型襯底，例如矽晶圓。外延/漂流層503可以生長在襯底501上方，並且可以是n型外延/漂流層503。襯底501構成MOSFET器件500的汲極。然後如圖5B所示，在外延/漂流層503上方，離子植入第二導電類型的本體層505。作為示例，本體層505可以是p型本體層505。利用離子植入摻雜本體層505，隨後擴散，獲得所需的摻雜濃度。本體層505在MOSFET器件的源極和汲極之間，當器件開啟時，用作傳導通道。如圖5C所示，然後在本體層505和外延/漂流層503中，形成一個溝槽507。利用硬掩膜（掩膜沒有顯示出），刻蝕溝槽507到一定深度，使溝槽507的底部位於外延/漂流層503中。沿溝槽507的側壁，沉積或生長一個電介質層509。如圖5D所示，在溝槽507中製備一個屏蔽電極511。作為示例，但不作為局限，屏蔽電極511可以由多晶矽或任何其他導電材料構成。雖然沒有表示出，但是要注意的是，屏蔽電極511可以沿著與圖5A-5G中的橫截面垂直的方向延伸，並且在外延/漂流層503和本體層505中也可以垂直延伸，以便於形成外部接頭。在溝槽507中製備一個閘極電極513，如圖5E所示，使閘極電極513與屏蔽電極511絕緣。作為示例，但不作為局限，閘極電極513可以由多晶矽或任何其他導電材料構成。雖然沒有表示出，但是要注意的是，閘極電極513可以沿著與圖5A-5G中的橫截面垂直的方向延伸，並且在外延/漂流層503和本體層505中也可以垂直延伸，以便於形成外部接頭。為了絕緣，可以在閘極電極513上方，製備另一個電介質層。然後如圖5F所示，進行帶掩膜的植入（掩膜沒有顯示出），製備一個或多個第一導電類型的源極區515。作為示例，但不作為局限，植入後進行擴散，以獲得所需的摻雜濃度。源極區515形成在溝槽507側壁附近的本體層505的頂面中。作為示例，但不作為局限，對於n+型襯底501來說，源極區505可以是n+源極區。然後，利用金屬掩膜（圖中沒有表示出），在本體層505上方形成金屬墊，以便外部連接到源極區515、閘極電極513以及屏蔽電極511。屏蔽閘溝槽MOSFET器件500的剖面圖和俯視圖請分別參照圖5G和圖5H。源極墊517作為MOSFET器件500的源極區515的外部接頭。源極墊517與屏蔽電極511和閘極電極513絕緣。閘極墊519作為閘極電極513的外部接頭。閘極墊519與屏蔽電極511和源極區515絕緣。屏蔽墊521作為屏蔽電極511的外部接頭。屏蔽墊521與閘極電極513和源極區515絕緣。如圖5H所示，可以在屏蔽墊521和封裝中引線框架的源極引線/引腳525之間，連接一個外部電阻元件523，以便改善器件反向恢復動作。作為示例，但不作為局限，外部電阻元件523可以作為一個簡單的外部電阻，其為金屬層時其中電阻率分佈在整個金屬層上，或為摻雜的多晶矽層，其中如上所述，電阻率分佈在整個摻雜的多晶矽層上。雖然沒有詳細說明，但是屏蔽閘溝槽MOSFET器件500還可以含有一個內部電阻，在屏蔽電極511和屏蔽引線525之間。作為示例，但不作為局限，可以利用構成閘極電極513的多晶矽配置內部電阻。再次作為示例，但不作為局限，可以利用構成屏蔽電極511的多晶矽配置內部電阻。本領域的技術人員應明確，這種製備方法可以輕鬆用於包含額外的標準處理工藝的內部電阻元件。依據本發明的另一個實施例，內部電阻可以形成在屏蔽電極拾取溝槽（Shield electrode pickup trenches，或稱作屏蔽電極導出溝槽）中，屏蔽電極拾取溝槽位於兩個有源區之間，如圖6所示，圖6表示屏蔽閘溝槽MOSFET 600佈局的俯視圖。在本圖中，屏蔽電極連接區602位於兩個有源區601之間。屏蔽電極拾取溝槽604中的每個屏蔽電極拾取接頭（或稱導出接頭）606都形成在每個溝槽604中。可以利用重摻雜多晶矽配置塊狀電阻，填充屏蔽電極拾取溝槽604。因此，塊狀電阻位於一個或多個兩個有源區601周圍的終接溝槽608以外。電阻值由屏蔽電極拾取溝槽的長度和/或寬度決定，並可以通過改變接頭的數量調節電阻值。可以選取屏蔽電極拾取溝槽中的接頭，使屏蔽電極拾取溝槽的數量滿足塊狀電阻目標值的要求。在屏蔽電極拾取溝槽中製備內部電阻不需要任何額外的掩膜和處理工藝。圖7表示依據本發明的一個可選實施例，一種屏蔽閘溝槽MOSFET 700的佈局俯視圖。如圖所示，塊狀電阻器可以形成在屏蔽電極拾取區中，其擊穿電壓由溝槽間距決定。屏蔽電極拾取區可以被佈局在位於晶片的中心，或晶片的邊緣處。如圖所示，屏蔽電極連接區702位於兩個有源區701之間。利用重摻雜多晶矽配置塊狀電阻，填充屏蔽電極拾取溝槽704。在本實施例中，屏蔽電極拾取接頭形成在一個或多個兩個有源區701周圍的終接區中（圖中沒有表示出）。在屏蔽電極拾取溝槽中製備內部電阻不需要任何額外的掩膜和處理工藝。儘管以上是本發明的較佳實施例的完整說明，但是也有可能使用各種可選、修正和等效方案。因此，本發明的範圍不應局限於以上說明，而應由所附的申請專利範圍書及其全部等效內容決定。任何可選件（無論首選與否），都可與其他任何可選件（無論首選與否）組合。在以下申請專利範圍中，不定冠詞“一個”或“一種”都指下文內容中的一個或多個專案的數量。除非在特定的申請專利範圍前使用“意思是”明確限定，否則所附的申請專利範圍書不應認為是意思加功能的局限。任何沒有用“意思是”明確指出限定功能的專案，不應認為是35 USC § 112, ¶ 6中所述條款的“意思”或“步驟”。
100．．．同步降壓轉換器
101．．．高端開關
103．．．低端開關
105．．．電感器
200．．．電流與時間的關係圖
202．．．反向恢復電流
300．．．MOSFET
301．．．襯底
303．．．漂流區
305．．．P-型本體區
307．．．溝槽
309．．．電介質材料
311．．．屏蔽電極
313．．．閘極電極
315．．．n+源極區
400．．．MOSFET
401．．．襯底
403．．．外延/漂流層
405．．．本體層
407．．．溝槽
409．．．電介質材料
411．．．屏蔽電極
413．．．閘極電極
415．．．源極區
417、419、421．．．金屬墊
423．．．電阻元件
425．．．屏蔽引線/引腳
500．．．MOSFET
501．．．襯底
503．．．外延/漂流層
505．．．本體層
507．．．溝槽
509．．．電介質層
511．．．屏蔽電極
513．．．閘極電極
515．．．源極區
517．．．源極墊
519．．．閘極墊
521．．．屏蔽墊
523．．．電阻元件
525．．．源極引線/引腳
600．．．MOSFET
601．．．有源區
602．．．屏蔽電極連接區
604．．．溝槽
608．．．溝槽
700．．．MOSFET
701．．．有源區
702．．．連接區
704．．．溝槽
閱讀以下詳細說明並參照附圖之後，本發明的其他特點和優勢將顯而易見：圖1表示一種DC-DC降壓轉換器的電路圖。圖2表示圖1所示的DC-DC降壓轉換器的反向恢復動作的示意圖。圖3表示一種屏蔽閘溝槽MOSFET的剖面示意圖，電容器元件代表各寄生電容的來源。圖4A和4B表示依據本發明的一個較佳實施例，一種屏蔽閘溝槽MOSFET的剖面圖和俯視圖。圖5A-5H表示依據本發明的一個實施例，一種屏蔽閘溝槽MOSFET器件的製備方法的剖面示意圖。圖6表示一種屏蔽閘溝槽MOSFET器件佈局的俯視圖，其中內部電阻器形成在兩個有源零件之間的屏蔽電極中。圖7表示一種屏蔽閘溝槽MOSFET器件佈局的俯視圖，其中內部電阻器形成在屏蔽電極拾取區中，擊穿電壓（BV）由間距決定。
400．．．MOSFET
417、419、421．．．金屬墊
423．．．電阻元件
425．．．屏蔽引線/引腳

权利要求:
Claims (21)
[1] 一種屏蔽閘場效應電晶體，其特徵在於，包括：a）一個第一導電類型的襯底；b）一個第一導電類型的外延層，位於襯底的上方；c）一個第二導電類型的本體區，形成在外延層上方，第二導電類型與第一導電類型相反；d）一個形成在本體層和外延層中的溝槽，其中電介質層內襯溝槽；e）一個形成在溝槽下部的屏蔽電極，其中通過電介質層，屏蔽電極與外延層絕緣；f）一個形成在屏蔽電極上方的閘極電極，其中通過額外的電介質層，閘極電極與屏蔽電極絕緣；g）一個或多個第一導電類型的源極區，形成在本體層的頂面內，其中每個源極區都靠近溝槽側壁；h）一個形成在本體層上方的源極墊，其中源極墊電連接到所述的一個或多個源極區，並與閘極電極和屏蔽電極絕緣，源極墊提供到源極區的外部接頭；i）一個形成在本體層上方的閘極墊，其中閘極墊電連接到閘極電極，並與所述的一個或多個源極區和屏蔽電極絕緣，閘極墊提供到閘極電極的外部接頭；以及j）一個形成在本體層上方的屏蔽墊，其中屏蔽墊電連接到屏蔽電極，並與所述的一個或多個源極區和閘極電極絕緣，屏蔽墊提供到屏蔽電極的外部接頭。
[2] 如申請專利範圍第1項所述的屏蔽閘場效應電晶體，其特徵在於，還包括：k）一個塊狀電阻元件，在一個封裝中，該塊狀電阻元件具有的一個末端連接屏蔽墊，另一個末端連接源極引線。
[3] 如申請專利範圍第2項所述的屏蔽閘場效應電晶體，其特徵在於，所述塊狀電阻元件為一金屬層。
[4] 如申請專利範圍第2項所述的屏蔽閘場效應電晶體，其特徵在於，所述塊狀電阻元件為一摻雜的多晶矽層。
[5] 如申請專利範圍第1項所述的屏蔽閘場效應電晶體，其特徵在於，還包括一個內部電阻元件，在一個封裝中，該塊狀電阻元件具有的一個末端電連接到屏蔽電極，另一個末端電連接到一屏蔽引線。
[6] 如申請專利範圍第5項所述的屏蔽閘場效應電晶體，其特徵在於，所述內部電阻元件為一個塊狀電阻，包括屏蔽電極中的多晶矽。
[7] 如申請專利範圍第1項所述的屏蔽閘場效應電晶體，其特徵在於，所述的襯底為n+摻雜，所述的外延層為n型外延層，所述的本體區為p摻雜，所述的源極區為n+摻雜。
[8] 如申請專利範圍第1項所述的屏蔽閘場效應電晶體，其特徵在於，所述的屏蔽電極電連接到位於兩個有源區之間的一個屏蔽電極連接區，其中所述的屏蔽電極連接區包括數個屏蔽電極拾取溝槽，每個屏蔽電極拾取溝槽都帶有一個屏蔽電極拾取接頭。
[9] 如申請專利範圍第8項所述的屏蔽閘場效應電晶體，其特徵在於，利用摻雜多晶矽配置塊狀電阻，填充屏蔽電極拾取溝槽。
[10] 如申請專利範圍第8項所述的屏蔽閘場效應電晶體，其特徵在於，塊狀電阻位於圍繞所述的兩個有源區中的一個或多個的一個終接溝槽的外面。
[11] 如申請專利範圍第8項所述的屏蔽閘場效應電晶體，其特徵在於，屏蔽電極拾取接頭形成在兩個有源區中的一個或多個周圍的一個終接區裏面。
[12] 一種屏蔽閘場效應電晶體，其特徵在於，包括：第一和第二有源電晶體區；一個屏蔽電極接觸區，位於兩個有源電晶體區之間，其中屏蔽電極接觸區包括多個屏蔽電極拾取溝槽，每個屏蔽電極拾取溝槽都含有一個屏蔽電極接頭；以及一個屏蔽電極，電連接到屏蔽電極接觸區。
[13] 一種用於製備屏蔽閘溝槽場效應電晶體的方法，其特徵在於，包括：a）在第一導電類型的襯底上方，製備一個第一導電類型的外延層；b）在外延層上，製備一個第二導電類型的本體層；c）在本體層和外延層中，製備一個溝槽，其中用電介質層內襯溝槽；d）在溝槽的下部製備一個屏蔽電極，其中通過電介質層，屏蔽電極與外延層絕緣；e）在溝槽內屏蔽電極上方，製備一個閘極電極，其中通過額外的電介質層，閘極電極與屏蔽電極絕緣；f）在本體層的頂面內，製備一個或多個第一導電類型的源極區，其中每個源極區都位於溝槽的側壁附近；g）在本體層上方製備一個源極墊，其中源極墊電連接到所述的一個或多個源極區，並與閘極電極和屏蔽電極絕緣，源極墊提供到源極區的外部接頭；h）在本體層上方，製備一個閘極墊，其中閘極墊電連接到一個或多個閘極區，並與所述的一個或多個源極區和屏蔽電極絕緣，閘極墊提供到閘極電極的外部接頭；並且i）在本體層上方，製備一個屏蔽墊，其中屏蔽墊電連接到一個或多個屏蔽電極，並與所述的一個或多個源極區和閘極電極絕緣，屏蔽墊提供到屏蔽電極的外部接頭。
[14] 申請專利範圍第13項所述的方法，其特徵在於，還包括在屏蔽墊和一個源極引線之間，製備一個電阻元件，源極引線電連接到所述的一個或多個源極區。
[15] 如申請專利範圍第14項所述的方法，其特徵在於，在屏蔽墊和源極引線之間，製備一個電阻元件，包括將塊狀電阻置於封裝中的屏蔽墊和源極引線之間。
[16] 如申請專利範圍第13項所述的方法，其特徵在於，還包括在屏蔽電極和屏蔽墊之間，製備一個內部電阻元件。
[17] 如申請專利範圍第16項所述的方法，其特徵在於，內部電阻是一個塊狀電阻，包含形成屏蔽電極或閘極電極的多晶矽。
[18] 如申請專利範圍第13項所述的方法，其特徵在於，屏蔽電極電連接到位於兩個有源區之間的屏蔽電極接觸區，其中屏蔽電極接觸區包括多個屏蔽電極拾取溝槽，每個屏蔽電極拾取溝槽都具有一個屏蔽電極接頭。
[19] 如申請專利範圍第18項所述的方法，其特徵在於，利用摻雜多晶矽配置塊狀電阻，填充屏蔽電極拾取溝槽。
[20] 如申請專利範圍第18項所述的方法，其特徵在於，塊狀電阻的電阻值由屏蔽電極拾取溝槽的長度和/或寬度決定，並且可以通過改變接頭的數量來調節。
[21] 如申請專利範圍第18項所述的方法，其特徵在於，選取屏蔽電極拾取溝槽的數量，以滿足所需的塊狀電阻的要求。

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US9136370B2|2015-09-15|

TWI491041B|2015-07-01|

US20140264571A1|2014-09-18|

US20130043527A1|2013-02-21|

CN102956708A|2013-03-06|

US8829603B2|2014-09-09|

引用文献:

公开号 | 申请日 | 公开日 | 申请人 | 专利标题

TWI571959B|2014-09-02|2017-02-21|萬國半導體股份有限公司|改善ｕｉｓ性能的溝槽式功率半導體器件及其製備方法|US5434435A|1994-05-04|1995-07-18|North Carolina State University|Trench gate lateral MOSFET|

US5950104A|1997-04-09|1999-09-07|Vanguard International Semiconductor Corporation|Contact process using Y-contact etching|

US5998833A|1998-10-26|1999-12-07|North Carolina State University|Power semiconductor devices having improved high frequency switching and breakdown characteristics|

US6413822B2|1999-04-22|2002-07-02|Advanced Analogic Technologies, Inc.|Super-self-aligned fabrication process of trench-gate DMOS with overlying device layer|

US7652326B2|2003-05-20|2010-01-26|Fairchild Semiconductor Corporation|Power semiconductor devices and methods of manufacture|

DE10212149B4|2002-03-19|2007-10-04|Infineon Technologies Ag|Transistoranordnung mit Schirmelektrode außerhalb eines aktiven Zellenfeldes und reduzierter Gate-Drain-Kapazität|

CN100514672C|2002-08-23|2009-07-15|快捷半导体有限公司|用于改进mos栅控从而降低米勒电容和开关损失的方法和装置|

US7033891B2|2002-10-03|2006-04-25|Fairchild Semiconductor Corporation|Trench gate laterally diffused MOSFET devices and methods for making such devices|

US7576388B1|2002-10-03|2009-08-18|Fairchild Semiconductor Corporation|Trench-gate LDMOS structures|

US6750116B1|2003-07-14|2004-06-15|Nanya Technology Corp.|Method for fabricating asymmetric inner structure in contacts or trenches|

KR100618861B1|2004-09-09|2006-08-31|삼성전자주식회사|로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자 및그 제조 방법|

US7453119B2|2005-02-11|2008-11-18|Alphs & Omega Semiconductor, Ltd.|Shielded gate trench MOSFET cells implemented with a schottky source contact|

US20060273382A1|2005-06-06|2006-12-07|M-Mos Sdn. Bhd.|High density trench MOSFET with low gate resistance and reduced source contact space|

KR101296922B1|2005-06-10|2013-08-14|페어차일드 세미컨덕터 코포레이션|전하 균형 전계 효과 트랜지스터|

KR100642650B1|2005-09-22|2006-11-10|삼성전자주식회사|측방확장 활성영역을 갖는 반도체소자 및 그 제조방법|

US7768064B2|2006-01-05|2010-08-03|Fairchild Semiconductor Corporation|Structure and method for improving shielded gate field effect transistors|

US7449354B2|2006-01-05|2008-11-11|Fairchild Semiconductor Corporation|Trench-gated FET for power device with active gate trenches and gate runner trench utilizing one-mask etch|

US7633119B2|2006-02-17|2009-12-15|Alpha & Omega Semiconductor, Ltd|Shielded gate trench MOSFET devices and manufacturing processes|

US7319256B1|2006-06-19|2008-01-15|Fairchild Semiconductor Corporation|Shielded gate trench FET with the shield and gate electrodes being connected together|

KR100724575B1|2006-06-28|2007-06-04|삼성전자주식회사|매립 게이트전극을 갖는 반도체소자 및 그 형성방법|

US7612407B2|2006-08-07|2009-11-03|Force-Mos Technology Corp. Ltd|Trenched MOSFET device configuration with reduced mask processes|

US8035159B2|2007-04-30|2011-10-11|Alpha & Omega Semiconductor, Ltd.|Device structure and manufacturing method using HDP deposited source-body implant block|

US7687352B2|2007-10-02|2010-03-30|Inpower Semiconductor Co., Ltd.|Trench MOSFET and method of manufacture utilizing four masks|

US7956411B2|2008-01-15|2011-06-07|Fairchild Semiconductor Corporation|High aspect ratio trench structures with void-free fill material|

US7936009B2|2008-07-09|2011-05-03|Fairchild Semiconductor Corporation|Shielded gate trench FET with an inter-electrode dielectric having a low-k dielectric therein|

US8022470B2|2008-09-04|2011-09-20|Infineon Technologies Austria Ag|Semiconductor device with a trench gate structure and method for the production thereof|

US8278702B2|2008-09-16|2012-10-02|Fairchild Semiconductor Corporation|High density trench field effect transistor|

US7800176B2|2008-10-27|2010-09-21|Infineon Technologies Austria Ag|Electronic circuit for controlling a power field effect transistor|

US7915672B2|2008-11-14|2011-03-29|Semiconductor Components Industries, L.L.C.|Semiconductor device having trench shield electrode structure|

US8174067B2|2008-12-08|2012-05-08|Fairchild Semiconductor Corporation|Trench-based power semiconductor devices with increased breakdown voltage characteristics|

US7952141B2|2009-07-24|2011-05-31|Fairchild Semiconductor Corporation|Shield contacts in a shielded gate MOSFET|

US8236651B2|2009-08-14|2012-08-07|Alpha And Omega Semiconductor Incorporated|Shielded gate trench MOSFET device and fabrication|

US8618601B2|2009-08-14|2013-12-31|Alpha And Omega Semiconductor Incorporated|Shielded gate trench MOSFET with increased source-metal contact|

US8193580B2|2009-08-14|2012-06-05|Alpha And Omega Semiconductor, Inc.|Shielded gate trench MOSFET device and fabrication|

US8252647B2|2009-08-31|2012-08-28|Alpha & Omega Semiconductor Incorporated|Fabrication of trench DMOS device having thick bottom shielding oxide|

US8187939B2|2009-09-23|2012-05-29|Alpha & Omega Semiconductor Incorporated|Direct contact in trench with three-mask shield gate process|

US8138605B2|2009-10-26|2012-03-20|Alpha & Omega Semiconductor, Inc.|Multiple layer barrier metal for device component formed in contact trench|

US8643092B2|2009-11-20|2014-02-04|Force Mos Technology Co., Ltd.|Shielded trench MOSFET with multiple trenched floating gates as termination|

US8174070B2|2009-12-02|2012-05-08|Alpha And Omega Semiconductor Incorporated|Dual channel trench LDMOS transistors and BCD process with deep trench isolation|

US8431457B2|2010-03-11|2013-04-30|Alpha And Omega Semiconductor Incorporated|Method for fabricating a shielded gate trench MOS with improved source pickup layout|

US8362550B2|2011-01-20|2013-01-29|Fairchild Semiconductor Corporation|Trench power MOSFET with reduced on-resistance|

US8476676B2|2011-01-20|2013-07-02|Alpha And Omega Semiconductor Incorporated|Trench poly ESD formation for trench MOS and SGT|

US8829603B2|2011-08-18|2014-09-09|Alpha And Omega Semiconductor Incorporated|Shielded gate trench MOSFET package|US8829603B2|2011-08-18|2014-09-09|Alpha And Omega Semiconductor Incorporated|Shielded gate trench MOSFET package|

US9793153B2|2011-09-20|2017-10-17|Alpha And Omega Semiconductor Incorporated|Low cost and mask reduction method for high voltage devices|

JP6420175B2|2014-05-22|2018-11-07|ルネサスエレクトロニクス株式会社|半導体装置|

DE102015011718A1|2014-09-10|2016-03-10|Infineon Technologies Ag|Gleichrichtervorrichtung und Anordnung von Gleichrichtern|

JP6519894B2|2016-03-31|2019-05-29|新電元工業株式会社|半導体装置の製造方法及び半導体装置|

US10388781B2|2016-05-20|2019-08-20|Alpha And Omega Semiconductor Incorporated|Device structure having inter-digitated back to back MOSFETs|

US10032728B2|2016-06-30|2018-07-24|Alpha And Omega Semiconductor Incorporated|Trench MOSFET device and the preparation method thereof|

US10446545B2|2016-06-30|2019-10-15|Alpha And Omega Semiconductor Incorporated|Bidirectional switch having back to back field effect transistors|

US10056461B2|2016-09-30|2018-08-21|Alpha And Omega Semiconductor Incorporated|Composite masking self-aligned trench MOSFET|

US10103140B2|2016-10-14|2018-10-16|Alpha And Omega Semiconductor Incorporated|Switch circuit with controllable phase node ringing|

US10199492B2|2016-11-30|2019-02-05|Alpha And Omega Semiconductor Incorporated|Folded channel trench MOSFET|

DE102016125879B3|2016-12-29|2018-06-21|Infineon Technologies Ag|Halbleitervorrichtung mit einer IGBT-Region und einer nicht schaltbaren Diodenregion|

US10332992B1|2018-01-22|2019-06-25|Sanken Electric Co., Ltd.|Semiconductor device having improved trench, source and gate electrode structures|

US10903322B2|2018-11-16|2021-01-26|Infineon Technologies Ag|SiC power semiconductor device with integrated body diode|

CN112864018A|2019-11-28|2021-05-28|华润微电子（重庆）有限公司|沟槽型场效应晶体管结构及其制备方法|

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US13/212,940|US8829603B2|2011-08-18|2011-08-18|Shielded gate trench MOSFET package|

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